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PCB 设计中的信号完整性：从反射到串扰的工程实践
PCB 设计中的信号完整性：从反射到串扰
问题从哪里开始
当你设计的电路板从 10MHz 跳到 100MHz，再跳到 GHz 级别时，导线不再只是导线——它是传输线，是一段带有分布参数的电磁结构。信号完整性（Signal Integrity, SI）问题由此成为 PCB 设计中不可回避的核心议题。
一个真实的教训：我在一块基于 STM32H750 的板子上遇到过 SPI Flash 间歇性读取失败。Debug 了两天，最终发现是 50MHz SPI 时钟线上的反射导致建立/保持时间违规。加了一个 33Ω 的源端串联电阻，问题解决。
传输线基础与阻抗控制
关键参数
- 特性阻抗 Z₀：传输线的固有属性，由线宽、介质厚度、介电常数决定
- 反射系数 Γ：Γ = (Z_L - Z₀) / (Z_L + Z₀)
四层板叠层设计实战
L1: 信号层（0.5oz + 电镀） —— 关键高速信号L2: GND 平面（1oz） —— 完整参考平面L3: VCC 平面（1oz） —— 电源完整性L4: 信号层（0.5oz + 电镀） —— 低速信号对于 FR4 材料（εᵣ ≈ 4.2），50Ω 特性阻抗的微带线宽度约为：
W ≈ 2 × H × (5.98 × H / (e^(Z₀ × √(εᵣ + 1.41) / 87)) - T)其中 H 为介质厚度，T 为铜厚。
阻抗匹配三种策略
| 策略 | 实现 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联 | 驱动端串联 R ≈ Z₀ - R_driver | 单电阻，无额外功耗 | 仅对点对点有效 |
| 终端并联 | 接收端并联 R = Z₀ 到地 | 全吸收反射 | 直流功耗大 |
| 戴维南终端 | 接收端上拉+下拉分压 | 可设偏置电平 | 功耗和元件数折中 |
串扰控制
3W 规则是最实用的工程法则：关键信号线间距 ≥ 3 倍线宽。对于差分对，耦合间距应小于等于线宽。
对于敏感信号（如模拟输入、晶振走线），建议在两侧加地护线（guard trace），间隔打接地过孔（stitching via），间距 ≤ λ/20。
EMC 设计清单
- 20H 法则：电源平面内缩 20 倍介质厚度
- 分层策略：高速信号层必须紧邻完整参考平面
- 去耦电容：每个电源引脚就近放置 100nF + 10μF 组合
- 过孔 stub：高速信号使用背钻去除多余 stub
核心原则：信号完整性的本质是管理电磁场。永远为高速信号提供完整、连续的参考平面和回流路径。
PCB 设计中的信号完整性：从反射到串扰的工程实践
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