当”数字”不再数字#

我们习惯把数字信号想象成 0 和 1 的方波。但当频率超过几百 MHz 时，示波器上的波形看起来更像模拟信号——有过冲、振铃、码间干扰。

DDR4-3200 的数据速率是 3200 MT/s，意味着一个 bit 周期只有 312.5ps。在这个时间尺度上，PCB 走线的每一毫米都在影响信号质量。

DDR 拓扑：从 T-Branch 到 Fly-by#

老一代 DDR2/DDR3 常用 T-Branch 拓扑——时钟和地址/命令线以星型分发到各颗粒。这种方案在 DDR4 中彻底被淘汰：

Fly-by 拓扑：地址/命令/时钟线以菊花链方式依次穿过每个 DRAM 颗粒，每个颗粒收到的信号在时间上有微小偏移。时钟和数据之间的时序偏差由 Write Leveling 补偿。

1
Controller → DRAM0 → DRAM1 → DRAM2 → DRAM3
2
             |←  tPD0 →|← tPD1 →|← tPD2 →|

时序预算分析#

DDR4 的时序闭合是整套 PCB 设计中最苛刻的约束之一。一个完整的读/写周期的时序窗：

$t_{UI} - t_{JITTER} - t_{Setup/Hold(DRAM)} - t_{Skew(PCB)} - t_{Skew(Controller)} \geq 0$

以 DDR4-3200 为例：

• UI = 312.5ps
• 随机抖动 ≈ 10ps（保守估计）
• DRAM setup time ≈ 50ps
• PCB 走线偏差 ≈ 5ps（严格等长约束）

留给控制器的 setup/hold 余量只有约 250ps——这解释了为什么 DDR 布线要求 ±5mil 的等长精度。

DDR Layout 的核心约束#

1
DQ 组内等长: "±5 mil (同一字节通道)"
2
DQS 与 CK 等长: "±10 mil"
3
地址/命令组等长: "±25 mil"
4
差分阻抗: "100Ω (CK), 80Ω (DQS)"
5
单端阻抗: "40Ω (DQ/DM/Addr/Cmd)"
6
DQ-to-DQS 间距: "2W (降低串扰)"

眼图：高速信号的体检报告#

眼图是评估高速信号质量最直观的工具。一个好的眼图满足：

• 眼高 ≥ 规范要求（DDR4 通常 ≥ 120mV @ Vref ± 60mV）
• 眼宽 ≥ 0.5 UI（剩余 0.5 UI 用于 setup/hold）
• 无眼睛闭合（mask test pass）

实际测量中，如果发现眼图闭合，最常见的三大原因：

1. 阻抗不连续：过孔 stub、连接器引起的反射
2. 串扰：相邻走线间距不足，特别是 DQ 线之间的远端串扰
3. 电源噪声：PDN 阻抗过高，导致同步开关噪声（SSN）

高速数字设计的本质是在频域里管理信号。当上升时间进入亚纳秒量级，每一段走线都是传输线，每一个过孔都是阻抗不连续点，每一组信号都有串扰。用频域的思维看待”数字”信号，许多谜题就迎刃而解了。